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    十一选五前三直走势天津:FPGA芯片结构

    天津快乐十分开奖记录 www.frgh.net 2018-9-11 18:51| 发布者: admin| 反省: 4506| 评论: 0

    摘要:   目前主流的FPGA仍是基于查找表技术的,曾经远远超出了先前版本的基本功用,并且整合了常用功用(如RAM、时钟操持和DSP)的硬核(ASIC型)???。如图1所示(注:图1只是一个表示图,实际上每一个系列的FPGA都有其相应 ...
      目前主流的FPGA仍是基于查找表技术的,曾经远远超出了先前版本的基本功用,并且整合了常用功用(如RAM、时钟操持和DSP)的硬核(ASIC型)???。如图1所示(注:图1只是一个表示图,实际上每一个系列的FPGA都有其相应的外部结构),FPGA芯片主要由6局部完成,区分为:可编程输入输入单元、基本可编程逻辑单元、完整的时钟操持、嵌入块式RAM、丰厚的布线资源、内嵌的底层功用单元和内嵌公用硬件???。


    图1 FPGA芯片的外部结构
      每个??榈墓τ萌缦拢?BR>  1. 可编程输入输入单元(IOB)
      可编程输入/输入单元简称I/O单元,是芯片与外界电路的接口局部,完成不同电气特性下对输入/输入信号的驱动与婚配要求,其表示结构如图2所示。FPGA内的I/O按组分类,每组都可以独立地支持不同的I/O规范。经过软件的灵敏配置,可适配不同的电气规范与I/O物理特性,可以调整驱动电流的大小,可以改动上、下拉电阻。目前,I/O口的频率也越来越高,一些高端的FPGA经过DDR寄存器技术可以支持高达2Gbps的数据速率。


    图2 典型的IOB外部结构表示图
      外部输入信号可以经过IOB??榈拇娲⒌ピ淙氲紽PGA的外部,也可以直接输入FPGA 外部。当外部输入信号经过IOB??榈拇娲⒌ピ淙氲紽PGA外部时,其坚持时间(Hold Time)的要求可以降低,通常默以为0。
      为了便于操持和顺应多种电器规范,FPGA的IOB被划分为若干个组(bank),每个bank的接口规范由其接口电压VCCO决议,一个bank只能有一种VCCO,但不同bank的VCCO可以不同。只需相反电气规范的端口才干衔接在一同,VCCO电压相反是接口规范的基本条件。
      2. 可配置逻辑块(CLB)
      CLB是FPGA内的基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同,但是每个CLB都包含一个可配置开关矩阵,此矩阵由4或6个输入、一些选型电路(多路复用器等)和触发器组成。 开关矩阵是高度灵敏的,可以对其中止配置以便处置组合逻辑、移位寄存器或RAM。在Xilinx公司的FPGA器件中,CLB由多个(普通为4个或2个)相反的Slice和附加逻辑构成,如图1-3所示。每个CLB??椴恢豢梢杂糜谕瓿勺楹下呒?、时序逻辑,还可以配置为散布式RAM和散布式ROM。


    图3 典型的CLB结构表示图
      Slice是Xilinx公司定义的基本逻辑单位,其外部结构如图4所示,一个Slice由两个4输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。算术逻辑包含一个异或门(XORG)和一个公用与门(MULTAND),一个异或门可以使一个Slice完成2bit全加操作,公用与门用于提高乘法器的效率;进位逻辑由公用进位信号和函数复用器(MUXC)组成,用于完成快速的算术加减法操作;4输入函数迸发器用于完成4输入LUT、散布式RAM或16比特移位寄存器(Virtex-5系列芯片的Slice中的两个输入函数为6输入,可以完成6输入LUT或64比特移位寄存器);进位逻辑包含两条快速进位链,用于提高CLB??榈拇χ盟俣?。


    图4 典型的4输入Slice结构表示图
      3. 数字时钟操持???DCM)
      业内大少数FPGA均提供数字时钟操持(Xilinx的全部FPGA均具有这种特性)。Xilinx推出最先进的FPGA提供数字时钟操持和相位环路锁定。相位环路锁定可以提供准确的时钟综合,且可以降低哆嗦,并完成过滤功用。
      4. 嵌入式块RAM(BRAM)
      大少数FPGA都具有内嵌的块RAM,这大大拓展了FPGA的运用范围和灵敏性??镽AM可被配置为单端口RAM、双端口RAM、内容地址存储器(CAM)以及FIFO等常用存储结构。RAM、FIFO是比拟普及的概念,在此就不冗述。天津快乐十分开奖记录 www.frgh.net版权一切!CAM存储器在其外部的每个存储单元中都有一个比拟逻辑,写入CAM中的数据会和外部的每一个数据中止比拟,并前往与端口数据相反的一切数据的地址,因此在路由的地址交流器中有普及的运用。除了块RAM,还可以将FPGA中的LUT灵敏地配置成RAM、ROM和FIFO等结构。在实际运用中,芯片外部块RAM的数量也是选择芯片的一个重要要素。
      单片块RAM的容量为18k比特,即位宽为18比特、深度为1024,可以依据需求改动其位宽和深度,但要满足两个准绳:首先,修正后的容量(位宽 深度)不能大于18k比特;其次,位宽最大不能逾越36比特。当然,可以将多片块RAM级联起来构成更大的RAM,此时只受限于芯片内块RAM的数量,而不再受下面两条准绳约束。
      5. 丰厚的布线资源
      布线资源连通FPGA外部的一切单元,而连线的长度和工艺决议着信号在连线上的驱动才干和传输速度。FPGA芯片外部有着丰厚的布线资源,依据工艺、长度、宽度和散布位置的不同而划分为4类不同的类别。第一类是全局布线资源,用于芯片外部全局时钟和全局复位/置位的布线;第二类是长线资源,用以完成芯片Bank间的高速信号和第二全局时钟信号的布线;第三类是短线资源,用于完成基本逻辑单元之间的逻辑互连和布线;第四类是散布式的布线资源,用于专有时钟、复位等控制信号线。
      在实际中设计者不需求直接选择布线资源,规划布线器可自动地依据输入逻辑网表的拓扑结构和约束条件选择布线资源来连通各个??榈ピ?。从本性上讲,布线资源的运用方法和设计的结果有亲密、直接的关系。
      6. 底层内嵌功用单元
      内嵌功用??橹饕窪LL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP和CPU等软处置核(Soft Core)。如今越来越丰厚的内嵌功用单元,使得单片FPGA成为了系统级的设计工具,使其具有了软硬件结合设计的才干,逐渐向SOC平台过渡。
      DLL和PLL具有相似的功用,可以完成时钟高精度、低哆嗦的倍频和分频,以及占空比调整和移相等功用。Xilinx公司消费的芯片上集成了DLL,Altera公司的芯片集成了PLL,Lattice公司的新型芯片上同时集成了PLL和DLL。PLL 和DLL可以经过IP核生成的工具便当地中止操持和配置。DLL的结构如图5所示。


    图5 典型的DLL??楸硎就?BR>  7. 内嵌公用硬核
      内嵌公用硬核是相对底层嵌入的软核而言的,指FPGA处置才干弱小的硬核(Hard Core),等效于ASIC电路。为了提高FPGA功用,芯片消费商在芯片外部集成了一些公用的硬核。例如:为了提高FPGA的乘法速度,主流的FPGA中都集成了公用乘法器;为了适用通讯总线与接口规范,很多高端的FPGA外部都集成了串并收发器(SERDES),可以抵达数十Gbps的收发速度。
      Xilinx公司的高端产品不只集成了Power PC系列CPU,还内嵌了DSP Core???,其相应的系统级设计工具是EDK和Platform Studio,并依此提出了片上系统(System on Chip)的概念。经过PowerPC、Miroblaze、Picoblaze等平台,可以开发规范的DSP处置器及其相关运用,抵达SOC的开发目的。

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